Mentor Graphics HDL Designer Series (HDS) 2018.2 - CAX/EDA軟件 MentorGraphicsHDLDesigner工具套件,為客戶帶來生產力更高的設計輸入、分析與管理功能,包括更強大的聯機資料表格,無論設計複雜性如何,都能迅速建立高品質且結構良好的硬件描述語言。HDLDesignerSeries可協助工程師迅速輸入和分析複雜的ASIC、FPGA和系統單芯片設計,讓客戶新產品於更短時間內上市。 MentorGraphics公司HDLDesignerSeries行銷總監ValerieRachko表示,不管設計工程師採用何種硬描述語言設計方法,HDLDesignerSeries工具套件都為他們提供一套完整作業環境,使他們能輕易完成硬件描述語言設計、分析和管理。實際應用結果證明,包括Interface-BasedDesign™在內的多項特色讓複雜線路描述更簡單;為進一步滿足工程師的設計需求,新版本還加強了文件記錄、顯示、除錯與設計管理功能。 以界面為基礎的IBD設計方法讓複雜設計的線路描述更簡單為了讓線路設計更簡單,以界面為基礎的Interface-BasedDesign(IBD™)設計方法會用觀看方便的精簡表格來顯示線路結構,這個表格編輯環境允許設計工程師迅速指定信號線路,然後產生對應的VHDL或Verilog結構描述,使用者甚至能以功能方塊圖的形式來觀看IBD描述資料。 MentorGraphicsHDLDesignerSeries(HDS)2018.2| MentorGraphicsCorp.introducedtheHDLDesignerSeries(HDS)2018.2,afamilyofpointtoolsforcomplexVerilog,VHDL,ormixed-languagedesign. What’sNewinHDLDesignerSeries2018.2-December2018: Summary HDLDesigner —MicrosemiLiberoIntegration —ModuleWarelibraryenhancement .EnhancedVHDLpackagesupportforselectedModuleWarecomponents SVAssistant —Compilationflowspeedup;6xfaster —Performanceimprovements —Advancedtemplatesfor“ExtendThisClass” .Canincludetemplatefileswithintemplateprojecte.g.SV_class.svt —Severalparserenhancements —Java8upgrade —EclipseNeon4.6.3andCDT9.2.1upgrade DesignChecker —Capacityimprovement .Memoryfootprintoptimization;reducedupto50%measuredonselectedcustomerdesigns —Batchflowenhancements .Autodetectionofdesignunitnamesinthehierarchyinbasicbatchflow .Re-runanalysisfromUIafterloadingbatchresultsdatabase —DesignCheckerbaseruleshelpisnowintegratedwithInfoHub —Severalparserenhancements RegisterAssistant —RTLVerilogpipeliningsupport —Java8upgrade —EclipseNeon4.6.3 Quality —>70Defects&EnhancementsResolved Note:Fordetailsonthesenewfeaturesandenhancements,refertothemanual.pdffilesavailablefromtheHelpmenuineachmoduleorfromtheManualsfolderonyourharddrive. Product:MentorGraphicsHDLDesignerSeries(HDS) Version:2018.2build19 SupportedArchitectures:x64 WebsiteHomePage:http://www.mentor.com Language:english SystemRequirements:PC SupportedOperatingSystems:Windows7evenor10