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| 商品编号: |
BD2514983 |
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| 商品名稱： |
Xilinx Vivado Design Suite 2019.1(藍光)-為HDL設計的綜合和分析而設計的軟件套件 |
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| 碟片數量： |
1片 |
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| 銷售價格： |
200 |
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| 瀏覽次數： |
16832 |
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【轉載TXT文檔】 |
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| Xilinx Vivado Design Suite 2019.1(藍光)-為HDL設計的綜合和分析而設計的軟件套件 |
Vivado Design Suite是Xilinx為HDL設計的綜合和分析而設計的軟件套件，取代了Xilinx ISE，具有用於片上系統和高級綜合的附加功能。 Vivado代表了對整個設計流程的重新思考和重新思考，並且被評論者描述為“精心構思，緊密集成，快速，可擴展，可維護和直觀”。
Vivado Design Suite 2019.1，其支持：
量產器件
航天級 Kintex UltraScale：- XQRKU060
XA Kintex-7：- XA7K160T
Virtex UltraScale+ HBM（-3 速度級）：- XCVU31P、XCVU33P、XCVU35P、XCVU37P
Vivado
基於命令行的 Web 安裝程序
增強的 VHDL2008 綜合構造支持
第三方電路板的集成型 GitHub 下載
擁塞指標、改進的 QOR 建議，以及一般性 SSI QOR 改進
增強的調試功能：IBERT GTM、RF 分析儀、HBM 監控器及總線圖查看
IP 子系統／內核
最新 50G RS-FEC（544、514）：用於 5G 無線應用的最新 FEC (2x26G) NRZ，在添加外部 bitmux 芯片時，可實現 PAM-4 應用
集成型 UltraScale/UltraScale+ 100G 以太網子系統：全新可選 AXI 數據總線接口支持基於標準的接口
10G/25G 以太網子系統、40G/50G 以太網子系統、集成型 UltraScale/UltraScale+ 100G 以太網子系統、USXGMII、1G/10G/25G 以太網交換子系統：通過基於所選特性創建統計邏輯，實現尺寸優化的統計計數器
視頻與影像 IP：視頻處理內核新增對 8K30 分辨率的支持，視頻混頻器增加 16 層混合，而幀緩衝器則新增對 12 和 16bpc 的支持
SmartConnect：提高了面積效率、特別適合小型配置和 AXILite 端點
AXI Bram 控制器：改善了單拍事務處理的性能。可配置的讀取時延，適用於緊密的時間間隔。
Vivado® Design Suite HLx Editions include Partial Reconfiguration at no additional cost with the Vivado HL Design Edition and HL System Edition. In-warranty users can regenerate their licenses to gain access to this feature. Partial Reconfiguration is available for Vivado WebPACK™ edition at a reduced price.
The new HLx editions supply design teams with the tools and methodology needed to leverage C-based design and optimized reuse, IP sub-system reuse, integration automation and accelerated design closure. When coupled with the UltraFast™ High-Level Productivity Design Methodology Guide, this unique combination is proven to accelerate productivity by enabling designers to work at a high level of abstraction while facilitating design reuse.
Accelerating High Level Design
Software-defined IP Generation with Vivado High-Level Synthesis
Block-based IP Integration with Vivado IP Integrator
Model-based Design Integration with Model Composer and System Generator for DSP
Accelerating Verification
Vivado Logic Simulation
Integrated Mixed Language Simulator
Integrated & Standalone Programming and Debug Environments
Accelerate Verification by >100X with C, C++ or SystemC with Vivado HLS
Verification IP
Accelerating Implementation
4X Faster Implementation
20% Better Design Density
Up to 3-Speedgrade Performance Advantage for the low-end & mid-range and 35% Power Advantage in the high-end
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